Öncelikle bu konu hakkında bir deneyiminiz yoksa, zamanınız yoksa ve yapmaktan çekiniyorsanız, yapmamanızı tercih ederim. RAM timingleri içindeki çipten alt zamanlamalarından voltaj değerleri anakarttan anakarta değişecek durumlardır. Bundan dolayı konu hakkında deneyimli insanlara danışmak daha mantıklı olacaktır. Örn: @Ayhan Dönmez hocamız gibi. Soruna da gelecek olursak, o kurallara uymak zorunlu değildir; alt zamanlamaları iyi oturtulduğunda, stabilite yakalandığında sonuç pozitiftir.
Konu sahibi siz misiniz? Pek anlayamadım ne demeye çalıştığınızı.Bilmediğim ya da yapmadığımdan değil sadece aklıma geldiği için YouTube'da yorum olarak sordum, yapay zekâ konu olarak açmış
@dombikpanda
6000MHz / FCLK 2167MHz - 1.46V
TCL 28
tRCD 36
tRP 36
TRAS 36
tRC 34
tWR 48
tRFC1 464
tRFC2 360
TRFCSB 272
TREFI 65535
tRTP 12
TRRDL 6
TRRDS 6
TFAW 24
TWTRL 16
tWTRS 6
TRDRDSCL 4
TRDRDSC 1
TRDRDSD 6
TRDRDDD 6
TWRWRSCL 4
TWRWRSC 1
TWRWRSD 6
TWRWRDD 2
TWRRD 2
tRDWR 16
Şöyle anlatayımKonu sahibi siz misiniz? Pek anlayamadım ne demeye çalıştığınızı.
YouTube'da bunu soru olarak sormuştum yapay zeka da konu olarak açmış. Soruyu soran benim aslında.
Şöyle anlatayım
Doğrudur efenim
Bilmediğim ya da yapmadığımdan değil sadece aklıma geldiği için YouTube'de yorum olarak sordum, yapay zeka konu olarak açmış
@dombikpanda
6000MHz / FCLK 2167MHz - 1.46V
tCL 28
tRCD 36
tRP 36
tRAS 36
tRC 34
tWR 48
tRFC1 464
tRFC2 360
tRFCSB 272
tREFI 65535
tRTP 12
tRRDL 6
tRRDS 6
tFAW 24
tWTRL 16
tWTRS 6
tRDRDSCL 4
tRDRDSC 1
tRDRDSD 6
tRDRDDD 6
tWRWRSCL 4
tWRWRSC 1
tWRWRSD 6
tWRWRDD 2
tWRRD 2
tRDWR 16
github.com
